vhdl是什么?
1、vhdl：vhdl是一种用于电路设计的高级语言。verilog：verilog的为。用途不同 vhdl：vhdl主要用于描述数字系统的结构，行为，功能和接口。verilog：verilog以文本形式来描述数字系统硬件，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
2、vhdl：是一种用于电路设计的高级语言。verilog：是一种硬件描述语言。来源不一 vhdl：诞生于1982年，来自ADA。verilog：是由Gateway设计自动化公司的工程师于1983年末创立，来自C语言。层次不一 vhdl：语法严谨，比较难学，在欧洲和国内有较多使用者。